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產品概況
SC1254 是 采用多級差分流水線架構，內置高性能采樣保持電路和片內基準電壓源的 四通道、14位、80MSPS/100MSPS/110MSPS模數轉換器（ADC），專門針對低成本、低功耗、小尺寸
和易用性而設計。
SC1254轉換速率最高可達110MSps，具有杰出的動態性能與低功耗特性。采用1.8V電源供電，輸入時鐘支持LVPECL/CMOS/LVDS三種輸入。對于大多數應用，無需外部基準電源或驅動器件。為獲得合適的LVDS串行數據速率，SC1254內部會自動倍乘ADC的模擬輸入采樣時鐘，提供數據時鐘(DCO)輸出用于在輸出端捕獲數據，以及幀時鐘(FCO)輸出作為發送下一個輸出字節的指示信號。SC1254還支持四通道每個單獨進入省電狀態；禁用所有通道時，典型功耗低于2mW。

SC1254采用48引腳的QFN封裝。

典型應用電路
SC1254 輸入信號、輸入時鐘、外部直流引腳等外圍器件的典型應用電路如下。
模擬輸入網絡
使用全差分模式可以保證 ADC 獲得最佳性能。建議使用差分雙巴倫配置來驅動 SC1254，此配置可以在基帶應用提供了出色的性能（見圖 18），也可以使用全差分運放替代巴倫來驅動 ADC。當輸入頻率處于第二或更高奈奎斯特區域時，大多數運放的噪聲性能無法滿足要求以達到 SC1254 真正的SNR 性能，差動變壓器耦合是推薦的輸入配置（見圖 19）。無論配置如何，并聯電容器 C1 的值取決于輸入頻率，可能需要減小或移除。
在單端應用中使用 VIN-接共模電壓，VIN+接輸入信號的輸入網絡方式，單端應用中 ADC 性能會有所下降，因此不建議單端驅動 SC1254 輸入。

時鐘輸入網絡
為充分發揮芯片的性能，應利用一個差分信號作為 SC1254 采樣時鐘輸入端（CLK+/-）的時鐘信號。輸入時鐘電路內部存在偏置，無需外部偏置。建議使用巴倫驅動輸入，如圖 20  所示。跨接在變
壓器上的背對背肖特基二極管可以將輸入到 SC1254 中的時鐘信號限制為約差分 0.8VPP。這樣，既可以防止時鐘的大電壓擺幅饋通至其它部分，還可以保留信號的快速上升和下降時間，可以使時鐘jitter 更小對 ADC 的性能更有利。

基準配置方式
SC1254 的內置比較器可檢測出 SENSE 引腳的電壓，從而將基準電壓配置成兩種不同的模式見表7。如果 SENSE 引腳接地，選用內部 1V 基準電壓，若 SENCE 電壓接 AVDD，則選用外部基準電壓，外部基準電壓值為 1V。建議不要讓 SENCE 引腳懸空。