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產品概況
SC1224 是一款 12 位 80/40/25/10MSps 低功耗 3V 電源供電的模數轉換器，專為數字化高頻寬動態范圍信號而設計。SC1224 非常適合要求苛刻的成像和通信應用，其交流性能，包括 80MHz采樣下 70.08dB 信噪比和 83dB 無雜散動態范圍，用于遠遠超過奈奎斯特頻率的信號。直流規格包括±1LSB INL（典型值），±0.3LSB DNL（典型值）和無漏失碼。輸入端參考噪聲很低，僅為0.96LSBRMS。一個單獨的輸出電源使輸出能驅動 0.5V 至 3.6V 邏輯電路.一個單端 CLK 輸入負責控制轉換器運作。一個任選的時鐘占空比穩定器在全速和多種時鐘占空比條件下實現了高性能。

模擬輸入網絡
為獲得最佳性能，模擬輸入應采用差分驅動，VCM 輸出引腳（引腳 31）可用于提供共模偏置電平。VCM 可以直接連接到變壓器的中心抽頭，以設置直流輸入電平或作為運放差分驅動電路的參考電平。圖 22 使用差分放大器將單端輸入信號轉換為差分輸入信號，這種方法的優點是它提供低頻輸入響應；然而大多數運放有限的增益帶寬將限制 SFDR 在高輸入頻率。圖 23 使用帶有中心抽頭次級的射頻變壓器驅動，使用變壓器的缺點是低頻響應的損失，大多數小型射頻變壓器在頻率低于 1MHz 時性能較差。
使用 AIN-接共模電壓，AIN+接輸入信號的輸入網絡方式，該種輸入方式會導致芯片 SNR 變
差，因此不建議單端驅動 SC1224。
與所有高性能、高速模數轉換器一樣，SC1224 的動態性能也會受到輸入驅動電路的影響，特別是二次諧波和三次諧波。源阻抗和電抗會影響 SFDR。為獲得最佳性能，建議每個輸入的源阻抗為 100? 或更小，且源阻抗應與差分輸入匹配，阻抗不匹配會導致偶次諧波的增加。圖 22 放大器單端轉差分輸入網絡 圖 23 變壓器單端轉差分輸入網絡
時鐘輸入網絡
CLK 輸入可以直接用 CMOS 或 TTL 電平信號驅動。在 CLK 引腳之前，差分時鐘還可以與低抖動 CMOS 轉換器一起使用（見圖 24）。SC1224 的噪聲性能取決于時鐘信號質量和模擬輸入。時鐘信號上存在的任何噪聲都將導致額外的孔徑抖動，影響芯片的動態性能。 為了使 ADC 正常工作，CLK 信號應該有 50%(10%)的占空比。每個半周期必須至少有 40ns 的 ADC 內部電路，以有足夠的穩定時間進行正常操作。如果輸入時鐘有非 50%的占空比，可以使用 MODE 引腳，調用
時鐘占空比穩定器，MODE 引腳應該使用外部電阻連接到 1/3VDD 或 2/3VDD。

?  功能模塊示意圖：