AD9258BCPZ-65(SC1259) 一款雙通道模數轉換器(ADC)
AD9258BCPZ-65(SC1259) 一款雙通道模數轉換器(ADC)，該產品采用多級差分流水線架構，內置輸出糾錯邏輯，在 125 MSPS 數據速率時可提供 14 位精度，并保證在整個工作溫度范圍內無失碼。該 ADC 內置多種功能特性，可使器件的靈活性達到最佳、系統成本最低，例如生成可編程數字測試碼等。可獲得的數字測試碼包括內置固定碼和偽隨機碼，以及通過串行端口接口(SPI)輸入的用戶自定義測試碼。采用一個差分時鐘輸入來控制所有內部轉換周期。數字輸出數據格式為偏移二進制、格雷碼或二進制補碼。每個 ADC 通道均有一個數據輸出時鐘(DCO)，用來確保接收邏輯具有正確的鎖存時序。該器件支持 1.8V CMOS 輸出及 LVDS 輸出，輸出數據可以在單條輸出總線上多路復用。SC1259 采用符合 RoHS 標準的 64 引腳的 QFN 封裝。
主要性能
? 1.8V 電源供電
? 1.8V CMOS or LVDS 輸出電源
? 低功耗：
522mW (125MSPS)
? 信噪比(SNR)：
73dBFS（30.5MHz 輸入）
? 無雜散動態范圍（SFDR）：
82dBFS（30.5MHz 輸入）
? 微分非線性(DNL)：±0.75LSB(典型值)
? 片內基準電壓源和采樣保持電路
? QFN-64 封裝 9mm× 9mm
應用場合
? 通信
? 分集無線電系統
? 多模式數字接收機(3G)
GSM, EDGE, WCDMA, LTE,
CDMA2000, WiMAX, TD-SCDMA
? I/Q 解調系統
? 智能天線系統
? 通用軟件無線電
? 寬帶數據應用
? 超聲設備
? 功能模塊示意圖：
外形尺寸
應用信息
電源和接地建議
建議使用兩個獨立的電源為 SC1259 供電：一個用于模擬端 AVDD，一個用于數字輸出端DRVDD。對于 AVDD 和 DRVDD，應使用多個不同的去耦電容以支持高頻和低頻。去耦電容應放置在接近 PCB 入口點和接近器件引腳的位置，并盡可能縮短走線長度。SC1259 僅需要一個 PCB接地層。對 PCB 模擬、數字和時鐘模塊進行合理的去耦和巧妙的分隔，可以輕松獲得最佳的性能。裸露焊盤散熱塊建議為獲得最佳的電氣性能和熱性能，必須將 ADC 底部的裸露焊盤連接至模擬地 AGND。PCB 上裸露的連續銅平面應與 SC1259 的裸露焊盤匹配。銅平面上應有多個通孔，以便獲得盡可能低的熱
阻路徑以通過 PCB 底部進行散熱。應當填充或堵塞這些通孔，防止通孔滲錫而影響連接性能。為了最大化地實現 ADC 與 PCB 之間的覆蓋與連接，應在 PCB 上覆蓋一個絲印層，以便將 PCB 上的連續平面劃分為多個均等的部分。這樣，在回流焊過程中，可在 ADC 與 PCB 之間提供多個連接點。而一個連續的、無分割的平面則僅可保證在 ADC 與 PCB 之間有一個連接點。
VCM
VCM 引腳應通過一個 0.1uF 電容去耦至地。
RBIAS
SC1259 要求用戶將一 10 kΩ 電阻置于 RBIAS 引腳與地之間。該電阻用來設置 ADC 內核的主基準電流，該電阻容差至少為 1%。
基準電壓源去耦
VREF 引腳應通過外部一個低 ESR 0.1uF 陶瓷電容和一個低 ESR 1.0uF 電容的并聯去耦至地。
SPI 端口
當需要轉換器充分發揮其全動態性能時，應禁用 SPI 端口。通常 SCLK 信號、CSB 信號和SDIO 信號與 ADC 時鐘是異步的，因此，這些信號中的噪聲會降低轉換器性能。如果其它器件使用板上 SPI 總線，則可能需要在該總線與 SC1259 之間連接緩沖器，以防止些信號在關鍵的采樣
周期內，在轉換器的輸入端發生變化。
數據輸出
因電路結構問題，如有數據輸出延時固定需求，則有上電時序要求（需先上 DRVDD 的電間隔 ms 級延時之后再給 AVDD 上電）。若需通道間數據同步輸出，則需對數據輸出 path 進行復位(即對 0x08 地址寫 0x03，再將 0x08 地址配置為 0x00 即可)
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